本设计要求NCO输出数据速率为800MS/s，采用4路并行设计，每一路输出数据速率均为200MS/s，需要4个NCO模块。每个子NCO模块的频率控制字是对于整体800MS/s数据速率NCO频率控制字的4倍，且每个子NCO的初始相位相差一个整体NCO的频率控制字。例如，要产生200MHz的正弦和余弦信号。计算得整体NCO的频率控制字为：
4路子NCO的频率控制字均为：f=4×F=(100000000)16。4路子NCO初始相位相差(40000000)16。
2.3.3并串转换
并串转换通常应用在FPGA内部单路串行处理速度不能满足要求的情况下，通过使用多路并行低速模块实现高速处理，属于资源与速度互换的一种应用。本设计在FPGA内部使用并行4路，每路200MS/s，实现串行800MS/s的处理能力。在输出时利用ALTERA提供的LVDS模块实现并串转换。
2.4测试与验证
完成各个模块设计和仿真验证后，在顶层文件中调用各个子模块，实现一个完整的MSK宽带跳频发射机。在Modelsim中进行功能仿真的波形如图5所示。
图5中从上到下的信号分别为：码元输入；差分编码输出；串并转换后I路输出；串并转换后Q路输出；基带调制后I路输出；I路内插到4路并行200MS/s数据速率时，其中1路输出；4路并行NCO，其中1路输出；MSK调制输出。
编译工程，下载到跳频发射板，使用HP8563e频谱仪观察输出信号频谱，如图6和图7所示。
图6中，中心频率150MHz，成形后的MSK单频点带宽为10MHz左右，带外衰减大于60dB。
图7中跳频频率范围为95MHz~255MHz。共51个频点，相邻频点中心频率间隔为3MHz。由于FPGA输出数据速率为800MS/s，所以工程上可实现320MHz带宽。
本设计给出一种通用软件无线电跳频发射机的硬件平台以及基带和中频信号处理算法。对于研究FPGA在软件无线电跳频发射系统中的应用具有现实意义。
参考文献
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