0 引言
射频识别(RFID)是物联网最常用的一类自动识别技术，随着物联网应用的推广与深化，对于RFID的性能提出了越来越高的要求。由阅读器与标签组成的RFID系统中，标签的功耗成了制约RFID 系统扩大应用范围的瓶颈，标签的功耗降低，则系统工作距离越远，灵敏度提高，因此RFID标签芯片研究的一个重要方向就是降低芯片功耗。
本文在ISO-18000-TYPE C标准的基础上，提出新的等效判决方法，并从理论上推导出RFID标签芯片解码电路的更低工作时钟频率。工作电路在采用更低工作频率的同时，设计上也应用了一系列方法保障标签的工作精度和标签的协议一致性要求，显著降低RFID芯片的工作功耗。
1 解码时钟频率是系统功耗的关键
1.1 标签芯片结构
UHF RFID无线频率介于860~960 MHz之间，支持多标签同时读写，传输距离可达到几米、甚至十几米远。UHF RFID标签芯片通常由基带处理(编解码)、协议解析、存储、电源管理等数模电路组成，如图1所示。
工作时RFID阅读器向RFID标签发送命令，标签解析命令并回应。从阅读器到标签称为下行链路，标签到阅读器称为上行链路。下行链路采用PIE(Pulse Interval Encoding)编码。ISO 18000-6[1]规定PIE的前导码(preamble)中Tari是阅读器到标签的参考时间值，数据“0”用一个Tari长度表示，数据“1”在1.5个Tari到2个Tari之间。RTcal用于计算判决门限pivot，即RTcal的二分之一并四舍五入，符号长度小于pivot则判决为数据“0”，符号长度大于pivot且小于4倍的RTcal则判决为数据“1”，而大于等于4倍的RTcal用于判断解码结束;TRcal与上行链路速率BLF(Back Link Frequency)相关。解码电路的功能就是根据不同PIE符号之间的比例关系，判断出数据“0”或数据“1”、RTcal、TRcal等符号及其长度，供命令解析、上行链路等模块使用。
1.2 解码频率的一般推导
Type C协议对于命令解析、交互间隔等规定了较充裕的时间，对于系统时钟频率要求较高的是基带信号处理电路(包括下行链路、上行链路等)。
上行链路的传输速率为40~640 kb/s，通过合理的分频策略，可以在时钟精度为7%以内的情况下，使用频率为1.28 MHz的时钟满足Type C协议在所有典型频点上BLF(Back Link Frequency)误差要求。下行链路的传输速率为40~160 kb/s，在160 kb/s速率下能够清楚判决出符号值的最低时钟频率就是解码电路的最低频率要求。
PIE解码，需要不断地计量PIE码数据的相邻下降沿[2]，如果间隔为系统时钟的2倍则为数据“0”，如果间隔为系统时间的4倍则为数据“1”。此外，异步时序信号采样时存在亚稳态导致的计数误差(当使用工作时钟捕捉异步信号相邻下降沿时，存在少采或者多采一个时钟沿的可能性，最小值是指可能少采而得到的最小计数值，而最大值是指可能多采而得到的最大计数值;当进行理论推算时，只考虑数据“1”的最小值，数据“0”的最大值，而判决条件pivot的最大值与最小值均应该介于二者之间)。我们通过扫频的方式对解码频率作了推导，见图2。
图2表示对下行链路最高传输速率(下行速率为160 kb/s，数据“1”为1.5 Tari)时的扫频值，横坐标为工作时钟频率，纵坐标为符号的计数值，当4种计数值能够清晰区分时，对应的频率即为最低工作时钟频率，大约在1.6 MHz。如果再将时钟偏差以及上行链路分频考虑在内，则比较常见的做法是选择1.6 MHz以上的系统时钟频率(比如1.92 MHz、2.56 MHz)。因此，对系统时钟频率要求最高的就是解码电路。
文献[3]提出在下行链路的同步码检测过程中使用2.56 MHz的时钟，基带的其余模块均采用1.28 MHz的时钟频率，双时钟方案比1.92 MHz的单时钟方案降低近20%的功耗。
文献[4]提出在整个基带处理中使用单时钟方案，但是只计算符号高电平阶段。
这几种方案都是受制于解码阶段时钟频率不能低于1.92 MHz，远超过理论值1.28 MHz，因此无法从整体上降低基带处理的时钟频率。
1.3 等效判决方法的推导
从1.2节我们可以看到，直接采用pivot=round(RTcal/2)作为判决条件会造成解码电路时钟频率较高，其中很重要的一个原因是当使用解码时钟对RTcal长度进行计数时，由亚稳态导致的不确定计数值占总计数值的比例较大。因此，我们考虑找到一个更长的等效参考计数值，使亚稳态导致的不确定计数值所占的比例下降。
按照协议，阅读器发出的符号长度必须严格遵守一定的比例关系[1]，且所有宽度的偏差均在正负百分之一以内。
Data-0=Tari
1.5 Tari<=data-1<=2.0 Tari
RTcal=Tari+Data-1
2.5 Tari<=RTcal<=3.0 Tari
Pivot=RTcal/2，即1.25 Tari<=Pivot<=1.5 Tari
本文提出对上述判决标准进行一系列等效变换。将新的判决标准称为New Pivot，简称为NP。
NP=(Tari+RTcal)/3
3.5 Tari/3<=NP<=4.0 Tari/3即1.16 Tari<=NP<=1.33 Tari
显然仅对数据“0”和数据“1”而言，如果符号长度小于NP，则可以判决为数据“0”，如果符号长度大于NP，则可以判决为数据“1”。使用新的等效判决条件，带来两个好处，首先NP与数据“1”长度上有了明显的区隔，避免旧的pivot在等于1.5 Tari时可能造成的混淆，新的判决条件对数据“0”和数据“1”均保留一定的安全距离，使得我们可以简化比较逻辑;其次，旧的判决条件从1.25至1.5有16.7%的变动范围，而新的判决条件从1.16至1.33有12.7%的变动范围，变动范围减少了24%，这显著地缩小了采样时亚稳态造成的误差范围。
假设在最严格的条件(下行速率为160 kb/s，数据“1”为1.5 Tari，考虑亚稳态影响采样得到的数据“1”最小值、数据“0”最大值、NP最大值、NP最小值，阅读器正负百分之一的误差等)下，通过扫频来区分最大的Data-0与最小的Data-1，得到系统时钟最低频率为1 MHz左右，比pivot判决方法降低了37%。
如图3所示，在此频率以上时，NP的最大值小于数据“1”的最小值，而NP的最小值则不小于数据“0”的最大值，可以清楚地分离开逻辑符号“0”和“1”的长度。
2 解码电路设计方案
2.1 解码电路结构
采用新的等效判决方法的解码电路结构如图4所示。主要包括混合式行波计数电路(由三进制计数、行波计数等组成)、符号判决电路、BLF计算电路及t1、t2时间计时器等模块组成。
2.2 解码判决逻辑
首先构造用于比较和判决的标准时间长度值，用系统时钟对TARI和RTcal进行计数，得到以时钟周期长度为单位的计数值，该计数值除3后，四舍五入的结果记为NP。
其次，对后续符号(一段高电平跟一段低电平)的长度进行计数，如果RTcal后面的符号长度大于2倍的NP，则判决为TRcal，如果符号长度大于NP，则判决为逻辑“1”，如果符号长度小于等于NP，则判决为逻辑“0”。最后，如果高电平长度大于4倍的NP，则判断PIE编码结束。
为了与上行链路的频率保持一致，并考虑到时钟生成电路的精度偏差，我们选择1.28 MHz(精度7%)作为系统时钟频率。
2.3 解码计数电路
解码计数器包括CNTA与CNTB两部分，其中CNTA是三进制计数器，而CNTB 是行波计数器。
在计算NP时，如果使用除法器来实现除3，面积将显著增大，处理周期增加，功耗也会升高，因此我们使用三进制计数器(记为CNTA)来达到除3的效果。CNTA以0、1、2、0、1、2的规律进行计数，每当计数到2的时候，NP加1。在RTcal结束的时候，得到NP的计数值。该计数法与除3并四舍五入的结果完全一致，不会损失精度。
其次，在RTcal之后，以系统时钟频率对符号的高电平、低电平进行计数，由于系统时钟频率较快，计数器功耗比较大，因此我们组合使用CNTA与行波计数器CNTB取代了普通的同步计数器。
CNTB计数器的最低位使用系统时钟作为同步时钟端，其输出的Q端，反向后接到下一比特的时钟端，作为异步时钟端，以此类推。使用行波计数器，后一级的工作频率比前一位慢一倍，因此能够有效地降低功耗。
这样，混合计数器在Tari+RTcal阶段用作三进制计数，输出结果为NP;在RTcal阶段之后用作符号长度计数器，输出结果为当前符号计数值。
3 仿真结果
本文基于上述电路结构，在TSMC 0.18 μs CMOS工艺下进行电路实现。分别对采用1.92 MHz工作时钟的传统解码电路和使用1.28 MHz工作时钟的新型PIE解码电路进行了功耗仿真。
通信参数配置为：阅读器下行链路通信速率为160 KHz;Tari=6.25 μs;Data1=1.5 Tari=9.375 μs。在通信激励完全相同的情况下，当解码电路的工作时钟频率从1.92 MHz降低至1.28 MHz时，decoder电路的功耗由原先的0.8 μW变化为0.5 μW，降低约38%。图5为标签与阅读器通信交互过程的功耗仿真图分布。
4 结论
基于ISO 18000-6 Type C标准，实现了PIE解码电路的设计。我们通过等效的PIE符号判决条件找到了适合标签芯片的较低系统时钟频率1.28 MHz，并专门设计了三进制计数代替除法器等电路，配合实施新的解码方案。在TSMC 0.18 μm CMOS工艺下完成了ASIC芯片设计，仿真结果符合协议要求。
